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3
FN6164.3
February 29, 2012
Block Diagram
RIN0
RIN1
PGA
10-BIT ADC
+
OFFSET
DAC
ABLC
10
R[9:0]
SOGIN0,1,2
HSYNCIN0,1,2
VSYNCIN0,1,2
CLOCKINVIN
XTALIN
XTALOUT
SCL
SDA
SADDR
SYNC
PROCESSING
DIGITAL PLL
MEASUREMENT, AUTOADJUST,
AFE CONFIGURATION AND
CONTROL
DATACLK
INT
SERIAL
INTERFACE
HSYNCOUT
VSYNCOUT
XCLKOUT
RIN2
VOLTAGE
CLAMP
GIN0
GIN1
PGA
10-BIT ADC
+
OFFSET
DAC
ABLC
10
G[9:0]
GIN2
VOLTAGE
CLAMP
BIN0
BIN1
PGA
10-BIT ADC
+
OFFSET
DAC
ABLC
10
B[9:0]
BIN2
VOLTAGE
CLAMP
COASTIN
CLAMPIN
EXTCLKIN
FBCIN
HSOUT
RESET
FIELD
DE
FBCOUT
OUTPUT
D
A
T
A
FORM
A
TTE
R
COLO
R
S
P
AC
E
CONV
E
R
T
E
R
ISL51002
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